英伟达 Vera CPU 采用单片裸片设计，与 Chiplet 主流路线分道扬镳

2026年3月，英伟达在GTC大会上发布面向AI智能体、强化学习和数据处理的Vera CPU。与当前高性能服务器CPU普遍采用Chiplet（多芯粒）的趋势不同，Vera将88个Olympus核心、164MB统一L3缓存和第二代可扩展一致性互连架构（SCF）集成在同一块计算裸片上，内存与I/O子系统则由相邻的独立裸片承担。

英伟达Vera团队表示，这一选择针对的是AI智能体任务中串行操作、分支判断和数据访问对单核执行效率的要求，同时公司也需接受大面积计算裸片在制造良率、成本与扩展灵活性上的约束。

Vera的架构选择

Vera的定位是面向AI智能体、强化学习和数据处理的处理器。随着AI应用开始涉及调用工具、运行代码、检索数据和执行复杂任务，CPU需要承担更多程序执行与任务调度工作，其处理速度会影响GPU能否持续高效运行。

SCF负责连接CPU核心与共享缓存，片上双向带宽最高达到3.4TB/s；内存与I/O子系统则由相邻的独立裸片等组件承担。

英伟达并未放弃多芯片互连思路。此前的Grace CPU同样采用单片裸片设计，集成72个Arm Neoverse V2核心、114MB L3缓存和自研SCF；两颗Grace再通过NVLink-C2C组成144核的Grace CPU Superchip，双向互连带宽为900GB/s。

为何重回单片裸片

Vera团队在专访中谈到数据中心CPU设计重点的变化。云计算规模扩大后，处理器设计越来越重视核心数量和整体吞吐量，芯粒化成为扩展规模的重要方式，但团队认为这一趋势在一定程度上降低了单线程性能的优先级。

AI智能体的兴起让单核执行效率重新受到关注。智能体执行任务时往往需要连续调用工具、运行代码、查询数据库，再根据结果决定下一步行动，其中包含串行操作、分支判断和数据访问，部分步骤必须等待前序任务完成。即使服务器能并行运行大量任务，单个任务的执行速度仍会影响整个流程。

单片设计为此提供了一种思路：核心、统一L3缓存和片上互连位于同一裸片，所有核心通过统一的片上网络交换数据，减少跨计算裸片通信的额外开销。英伟达同时依靠Olympus核心的微架构提升效率，包括10宽指令取指与解码前端、神经网络分支预测器、深度乱序执行以及缓存预取机制。

单片设计的代价

这种选择也有明确代价。把88个计算核心、大容量缓存和互连集中在一块裸片上，会增加裸片面积和设计复杂度，制造良率与成本控制面临更高要求。相比多芯粒方案，单片裸片在计算模块复用、核心规模组合以及不同功能采用不同工艺节点方面，灵活性相对有限。

英伟达团队表示，公司会根据具体产品需求选择集成方案。Vera的设计重点是把计算部分紧密集成，以满足AI智能体等工作负载对单线程性能、通信效率和低延迟的要求，同时接受大面积计算裸片在制造与扩展方面的约束。

从更一般的角度看，集成方式影响三个环节：数据传输效率，单片设计减少跨裸片通信的延迟和功耗；制造工艺与成本，大裸片受缺陷影响的风险更高；产品扩展与设计复用，芯粒方案可通过调整计算芯粒数量形成不同核心规模的产品。

AMD与英特尔的芯粒路线

AMD是较早将Chiplet大规模用于主流CPU的厂商之一。其Zen架构将CPU核心组织在CCX中，再集成到CCD上，多个CCD通过中央I/O裸片连接内存控制器、PCIe等外部接口，并借助Infinity Fabric完成芯粒间的数据传输和缓存一致性管理。以EPYC 9005系列为例，AMD通过配置不同数量的CCD提供不同核心规模的产品。

AMD还把芯粒技术延伸到垂直堆叠与异构集成。3D V-Cache通过硅通孔和铜对铜直接键合，将额外L3缓存裸片堆叠在计算芯粒上方；Instinct MI300A则将Zen 4 CPU芯粒、CDNA 3 GPU芯粒和HBM3内存整合在同一封装中，实现CPU与GPU之间的统一内存访问。

英特尔的路线围绕Tile架构展开。从至强6系列开始，其P核和E核产品均采用计算Tile与I/O Tile组合的方式。以Granite Rapids AP架构为例，其采用3块计算与内存Tile和2块I/O Tile，前者采用Intel 3工艺，后者采用Intel 7工艺，从而减少所有模块都依赖最先进制程带来的成本压力。不同Tile之间通过EMIB技术连接，即在封装基板中嵌入小型硅桥建立高密度互连；英特尔还发展了Foveros垂直堆叠技术。

Arm的双芯粒方案

Arm长期以CPU核心IP和计算子系统为主要业务，其Neoverse CSS平台将Neoverse核心、CMN互连网络、内存、I/O及相关控制模块预集成，合作伙伴可在此基础上调整核心数量、内存配置和I/O接口，并支持AMBA CHI C2C等裸片间互连接口。

2026年3月，Arm发布Arm AGI CPU，这是其成立35年多来首次推出自有量产级芯片产品，基于Neoverse V3 CSS打造，面向AI数据中心和智能体工作负载，提供64核、128核和136核等配置。

根据Arm在Hot Chips 2026披露的信息，该芯片采用双芯粒设计，每颗芯粒集成Neoverse V3核心、六通道DDR5内存子系统及相关I/O，两颗芯粒通过UCIe互连，总带宽达到2TB/s，整颗处理器最多提供12通道DDR5内存。芯粒内部采用CMN-S3网状互连，跨芯粒内存访问则通过一致性互连和NUMA架构组织，本地访问由所在芯粒的内存子系统直接提供。

要点

• Vera CPU于2026年3月在GTC大会发布
• Vera集成88个Olympus核心与164MB统一L3缓存
• SCF片上双向带宽最高达3.4TB/s
• AMD以CCD加IOD的芯粒组合扩展EPYC核心规模
• 英特尔至强6按功能拆分计算Tile与I/O Tile